Inventor: José Barrio Aznar
Invento:
El presente proyecto ofrece una nueva versión de biestable tipo J-K Maestro-Esclavo con bloqueo de datos.
La captura de la información presente en la entrada y su cierre automático se realiza aquí por un F/F Maestro (1) constituido como biestable tipo D activado por el flanco creciente de la señal de reloj.
La parte del F/F Esclavo se basa en el clásico latch tipo S-R (2) gobernado por el nivel C de reloj.
La función lógica J-K propia de los dispositivos de esta índole es implementada mediante realimentación cruzada desde las salidas Q y Q del Esclavo hacia la red combinacional AND-OR (3) de la entrada.
El circuito diseñado permite realizar una serie de configuraciones esquemáticas de frecuente uso sin necesidad de elementos inversores adicionales..
DESCRIPCIÓN:
Biestable J-K Maestro-Esclavo con bloqueo de datos.
La presente invención se refiere a una versión alternativa de biestable tipo J-K con bloqueo de datos en la entrada.
Surge este proyecto como resultado de un amplio estudio comparativo realizado por el autor de la invencion acerca de vanos grupos de biestables fabricados en Circuito Integrado con tecnología TTL de pequeña y mediana escalas de integración.
En primer lugar, se ha analizado con detalle la estructura interna de los biestables Maestro-Esclavo con bloqueo de datos (lock-out) de las series `74110 y `74111.
También se ha estudiado a fondo el funcionamiento de los biestables activados por el flanco de reloj: el tipo D de la serie `7474, el tipo J-K del la serie ‘74109 y otros.
Para una mejor comprensión de los antecedentes de la invención y de cuanto atañe a su funcionamiento y características, se incluye en la presente memoria una serie de dibujos cuyos títulos vienen enumerados a continuación:
Fig. 1 Esquema lógico del biestable J-K Maestro-Esclavo con bloqueo de datos de la serie 74110
Fig. 2 Esquema lógico del biestable J-K Maestro-Esclavo con bloqueo de datos de la serie 74111.
Fig. 3 Esquema lógico del biestable J-K activado por flanco de la serie 74109.
Fig. 4 Diagrama de bloques del biestable proyectado.
Fig. 5 Esquema lógico del biestable proyectado.
Fig. 6 Configuración de captación de datos.
Fig. 7 Configuración de contador – 2.
Fig. 8 Símbolo gráfico del dispositivo.
Antecedentes de la invención:
En las Figs. 1 y 2 vienen representados los esquemas lógicos de los biestables J-K Maestro-Esclavo con bloqueo de datos de las series `74110 y `74111.
Se observa en la Fig. 1 que el `74110 tiene una circuitería interior muy ramificada. Emplea un sistema de latches intermedios y una serie de enlaces retroactivos para asegurar la detección y bloqueo inmediato de los datos de la entrada al activarse el reloj.
Por otra parte, el biestable ‘74111 (Fig.2) presenta una estructura menos compleja, pero necesita un elemento temporizador interno para conseguir la diferenciación del impulso positivo del reloj.
En el aspecto lógico del funcionamiento estos dos biestables son iguales, puesto que responden a una misma Tabla de Verdad y a la misma ecuación característica: Q(t+1) = J. Q(t) + K. Q(t), que es la que normalmente tienen los biestables de la gama J-K.
La variante de biestable con bloqueo de datos desarrollada por el titular de la invención D. José Barrio Aznar, ofrece una solución circuital diferente.
Por su constitución intrínseca, el nuevo circuito presenta una ventaja funcional importante en relación a los dos modelos anteriores.
Descripción de la invención. La idea básica del proyecto está reflejada en el diagrama de bloques de la Fig. 4.
El sistema diseñado realiza la captación del nivel lógico presente en la entrada D y su cierre automático, gracias al biestable Maestro que se basa esencialmente en la estructura del \Dedge triggered» serie `7474 activado por el flanco positivo del reloj.
Desde el momento del disparo, la entrada al Maestro queda inmune a cualesquiera variaciones que puedan sufrir las señales J y K en lo sucesivo.
La confirmación y registro definitivo del valor detectado y guardado en la salida M / M se produce en el flanco de bajada del reloj que lo transfiere, por la acción del inversor, hacia la salida Q / Q del Esclavo.
La función lógica J-K característica de los biestables de esta clase es simulada por la red combinacional de puertas AND-OR que recibe una realimentación cruzada global desde las salidas Q y Q, asociándolas con las entradas K y J respectivamente.
La Fig. 5 muestra el diagrama detallado del circuito a nivel de componentes lógicos.
Cabe señalar que la estructura del F/F Maestro y su entorno lógico de la entrada viene a coincidir prácticamente con la que tiene el ya conocido biestable J-K de la serie `74109, expuesto en la Fig. 3.
El F/ F Maestro está compuesto por las puertas NAND de la N4 a la N8, y sus salidas complementadas enlazan con las entradas del F/F Esclavo.
El F/F Esclavo, que es el de Salida, esta constituido por el inversor de la señal de reloj N13 y las puertas NAND N9, N10, N11 y N12 debidamente interconectadas.
Se ha insertado en la entrada del reloj un conformador de onda del tipo "trigger Shmidt" sin inversión de nivel, con el fin de que las puertas N5 y N6 del Maestro y el inversor N13 sean atacados por una onda de reloj perfectamente rectangular.
De este modo se salva la posible diferencia en el nivel de conmutación entre dichas puertas y el inversor, que pudiera dar lugar a situaciones criticas de basculamiento allí donde el reloj recibido no fuera lo suficientemente abrupto.
También está prevista la puesta incondicional del biestable en previo Set, o previo Reset por sus respectivas entradas asíncronas de preajuste y borrado, al aplicarles un nivel bajo de reposición que actúa simultáneamente sobre el F/F Maestro y el Esclavo.
Tabla de verdad y configuraciones típicas. Se han realizado ensayos en un prototipo experimental constituido a tal efecto a base de C.I.’s con puertas NAND de las series `7410, `7420 y `74132. Para la simulación de las señales de entrada y el control de los niveles lógicos de las salidas se han empleado interruptores, pulsadores y LED’s de visualización. Se ha utilizado una fuente de tensión estabilizada de +5 Vcc.
Los resultados de las pruebas han sido totalmente satisfactorios en su respuesta lógica a las más variadas condiciones de la entrada, y quedan resumidos en su Tabla de Verdad correspondiente:
La ecuación característica que se deduce de la tabla es: Q(t+1) = J. Q(t) + K.Q(t)
Dada la peculiaridad de esta ecuación (la variable K aparece como no-negada) el biestable de la invención presenta una ventaja esquemática importante respecto a sus homólogos `74110 y `74111 a la hora de usarlo en ciertas configuraciones de frecuente aplicación:
a) Captación del dato de entrada (Fig. 6). Uniendo directamente los puntos J y K entre sí y con la entrada de datos E, resulta: Q(t+1) = E . [ Q(t) + Q(t)] = E, con lo cual se llega a la configuración de captación de datos sin tener que recurrir a un inversor adicional ajeno al circuito.
Al hacerse alto el reloj, el valor muestreado en la entrada E queda almacenado interiormente sin que importen los posibles cambios del nivel E durante el resto del proceso. Al producirse el flanco de bajada, el dato es entregado \en diferido» a la salida Q del biestable.
Este montaje puede tener su utilidad en las tareas de ajuste de sincronismo y / o fase entre señales digitales. También permite generar escalones de tensión retardados, de subida o de bajada en función de una variable lógica de control.
b) Contador binario divisor por 2. (Fig. 7). Dejando J =1 y K =0 en permanencia se tiene: Q(t+1) = Q(t).
Con cada transición negativa del reloj se produce un basculamiento del biestable al estado contrario.
En la salida Q aparece un tren de impulsos con la frecuencia mitad del de la entrada.
c) Además de estas dos aplicaciones básicas, combinando de diversas maneras las entradas J y K se pueden conseguir varias funciones lógicas y de control, de carácter secuencial, sin necesidad de elementos inversores aparte.
Posibles modos de realización. La Fig. 8 muestra el circuito de la invención, visto como bloque funcional, en forma de símbolo lógico normalizado. La simbología empleada se ajusta a la nomenclatura actualmente en uso para representar los elementos biestables.
Se observa en el dibujo que, para su conexión eléctrica con el exterior, el circuito en proyecto requiere (además de los dos terminales de alimentación), 7 puntos de acceso: las salidas Q y Q, las entradas síncronas J y K, las entradas asíncronas S y R de preajuste y borrado, y la del reloj.
Habida cuenta del conjunto y número de terminales disponibles al exterior, el dispositivo de la invención podría implementarse como circuito integrado monolítico en cápsula \dual in-line» de 16 patillas en total, conteniendo dos biestables idénticos.
Serían independientes del objeto de la invención los elementos activos y los principios tecnológicos empleados en su fabricación, siempre y cuando se respete la idea básica y los rasgos esenciales del esquema elaborado.
REIVINDICACIONES:
1. Biestable J-K Maestro-Esclavo con bloqueo de datos, susceptible de ser fabricado en Circuito Integrado, que se caracteriza por el hecho de utilizar como F/F Maestro un biestable tipo D activado por el flanco de reloj, y de que su función lógica J-K es implementada por una red ANDOR que recibe una realimentación cruzada global desde las salidas Q y Q del F/F Esclavo.
2. Biestable J-K Maestro-Esclavo con bloqueo de datos según la reivindicación 1, descrito por una ecuación característica distinta de la que tienen sus antecesores de la misma especie, lo cual le confiere una ventaja funcional significativa frente a éstos, ya que permite realizar una serie de configuraciones digitales de frecuente uso sin tener que recurrir a puertas inversoras adicionales.
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